亚微米和深亚微米MOS器件

电子工程器件

条目

亚微米和深亚微米MOS器件，通常把0.8－0.35um称为亚微米，属电子工程器件。

亚微米和深亚微米MOS器件

通常把0.8－0.35um称为亚微米，0.25um及其以下称为深亚微米，0.05um及其以下称为纳米级。深亚微米制造的关键技术主要包括紫外光刻技术、等离子体刻蚀技术、离子注入技术、同互连技术等。目前，国际上集成电路的主流生产工艺技术为0.18－0.25um，预计2006年主流加工技术将提高到0.lum，2012年将达到0.05um，进入纳米级。深亚微米集成电路要求硅单晶材料向大直径和无(少)缺陷方向发展。对于已开始应用的300毫米硅单晶而言，磁场拉晶、计算机模拟、线切割、双面抛光等工艺成为大直径硅单晶研制的重要特征；利用晶体生长速率和固液界面的温度梯度的设计，硅单晶中的自间隙硅原子、空位以及相关的微缺陷可以被控制；通过快速热处理，引入和控制空位，进而控制氧沉淀的新型内吸杂技术，可以制备高质量的表面清洁区；利用氮杂质掺杂，可以抑制硅单晶中VOID缺陷和增加硅片的机械强度. 超深亚微米集成电路和微机电系统的膜/基和多层异质膜结构及内导线结构所用材料尺度逐渐由微米级减小到亚微米甚至纳米级，即处于传统宏观与微观范畴之间的介观材料领域，其服役可靠性问题具有持久的挑战性。材料性能的尺度效应，表面和界面效应及异质约束效应等愈加凸现，成为影响其可靠性的决定性因素之一。因此，材料介观性能，特别是服役性能的正确表征成为关系到提高微器件设计制造水平和服役可靠性而亟待解决的关键问题.

深亚微米电路设计对设计流程的影响

当前硅集成电路工业已进入0.5μm特征尺寸产品的大生产阶段，0.35μm工艺也已投入试生产。1994年半导体工业协会公布了1995—2010年15年间集成电路技术发展的预测。21世纪头10年将面临如何进行0.1μm级电路的设计和制造问题。生产工艺从微米、亚微米发展到深亚微米，这一变化对集成电路设计及其设计方法学提出了新的问题和挑战。首先要解决的是建立起精确的深亚微米器件模型、时序模型和互连模型。在深亚微米级电路设计中的一个突出矛盾是时序问题。到了深亚微米水平，互连线的延迟将超过门延迟；而且由于集成电路工作频率的提高，允许的时序容差变小，传输延迟的影响加大，这对电路设计带来了难度。在微米级电路设计时，习惯上把设计分成前后两个阶段。前一阶段统称逻辑设计，这时进行系统和功能设计以及结构和电路设计；后一阶段称为版图设计，主要进行布局、布线以及物理验证和掩膜生成。两者之间的沟通主要通过网表和单元库。前端设计完成后将网表传递给版图设计人员，一般讲只要布线能够布通，时序要求就能够满足。到了深亚微米阶段，情况就不同了，如果前端设计中不能充分考虑后端设计即物理实现时的各种问题，特别是物理实现后引起的时序问题，那就会造成逻辑设计与物理设计的结果不一致。在逻辑设计中经过仿真分析在功能和时序上都正确的网表，经过实际的布局布线后，由于互连延迟取决于具体的布线且在整个芯片延迟中起主要作用，更由于逻辑设计时所用的互连延迟模型与实际的互连延迟特性不一致，因而最终的时序会变得不再满足设计要求。这就需要反过来修改逻辑设计，重新进行仿真分析。如果逻辑设计仍不能取得精确的、实际的互连延迟数据，那么即使经过修改仍不能得到合乎要求的物理设计。如此下去，就会导致逻辑设计与物理设计的设计循环“不收敛”，使设计周期大大加长。